# 高速PCB设计指南

> 适用场景：USB 3.0、HDMI、DDR、LVDS、SerDes、RF等高速信号设计。

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## 一、差分对设计

### 1.1 差分对创建（嘉立创EDA）

- 在 `差分对管理器` 中手动创建差分对
- 命名建议：`USB_DN` / `USB_DP`、`HDMI_D0_N` / `HDMI_D0_P`
- 系统可自动识别 `_P/_N` 或 `_DP/_DN` 结尾的网络
- 自动生成的差分对不可手动修改删除；手动创建的可以

### 1.2 差分对规则设置

在差分对管理器中为每个差分对设置：

| 参数 | 说明 | USB 2.0 示例 | HDMI 示例 |
|------|------|------------|----------|
| 线宽 | 差分线单根宽度 | 按90Ω计算（约8~12mil） | 按100Ω计算（约6~8mil） |
| 对间间距 | 两根差分线的间距 | 按90Ω计算（约6~8mil） | 按100Ω计算（约5~8mil） |
| 最大误差 | 对内长度公差 | <5mil（严格要求） | <5mil |
| 信号强度 | 差分信号摆幅 | 按规范 | 按规范 |

### 1.3 差分对布线要点

1. **等长**：对内两根线长度差在最大误差范围内（USB推荐<5mil）
2. **等间距**：全程保持恒定间距，拐角处同步转弯
3. **对称过孔**：如需换层，两根差分线同时换层，过孔对称放置
4. **参考平面**：差分对下方必须有连续参考平面（GND），不可跨越分割区域
5. **远离干扰源**：与时钟线、PWM、开关电源保持至少3倍线宽距离
6. **拐角处理**：优先用圆弧或45°拐角，避免90°弯折

### 1.3b 差分线7条设计规则（具体数值版）[来源: Expert电子实验室强化篇USB拓展坞]

| # | 规则 | 具体要求 |
|---|------|----------|
| 1 | 差分线尽量短 | 走线越短信号质量越好 |
| 2 | 优先绘制差分线 | 在布线顺序中排第一位 |
| 3 | 过孔数量限制 | 差分线上不超过2对过孔 |
| 4 | 平行紧密走线 | 避免直角和锐角拐弯 |
| 5 | **线长差控制** | **控制在5mil以内**（在差分对规则中设置） |
| 6 | 与其他信号间距 | 与其他信号网络及GND间距>20mil |
| 7 | 阻抗要求 | USB差分阻抗90Ω（入门可暂不严格处理，高频必须处理） |

### 1.3c 差分信号理论基础 [来源: Expert电子实验室强化篇USB拓展坞]

- **单端信号 vs 差分信号**：
  - 单端信号依赖参考地平面（如UART TX/RX相对于GND），噪声直接叠加到有效信号，抗干扰能力差
  - 差分信号通过两根极性相反的信号线的电压差传输，接收端取(V+) - (V-)，共模噪声被抵消
  
- **差分对布线流程（嘉立创EDA）**：
  1. 设计规则中设置差分对内误差为5mil
  2. 工程设计中添加差分对
  3. `Alt+D` 快捷键呼出差分对布线
  4. 等长调节：选中较短线，使用"等长调节"进行蛇形走线

### 1.4 差分对间等长

- 多组差分对（如HDMI的4组差分对）之间也需要等长
- 创建等长网络组，将所有差分对加入，以最长组为基准
- 等长调节快捷键 `Shift+A`

### 1.5 差分阻抗参考值

| 接口标准 | 差分阻抗 | 单端阻抗 | 备注 |
|---------|---------|---------|------|
| USB 2.0 (FS/HS) | 90Ω ±15% | 45Ω | D+/D- |
| USB 3.0 (SS) | 90Ω ±10% | 45Ω | TX+/TX-, RX+/RX- |
| HDMI | 100Ω ±15% | 50Ω | 4组差分对 + 1对时钟 |
| LVDS | 100Ω ±10% | - | 终端100Ω并联 |
| Ethernet (100BASE-T) | 100Ω ±10% | 50Ω | 2对差分对 |
| DDR3/DDR4 数据 | - | 40~60Ω | 单端，ODT可配 |
| DDR3/DDR4 时钟 | 100Ω | - | 差分时钟对 |

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## 二、等长布线设计

### 2.1 何时需要等长

| 场景 | 等长要求 | 公差 |
|------|---------|------|
| DDR数据总线 (D0~D15) | 组内等长 | ±25~50mil |
| DDR地址/控制总线 | 组内等长 | ±50~100mil |
| DDR数据与DQS | 长度匹配 | ±10~20mil |
| 源同步时钟与数据 | 长度匹配 | ±10~25mil |
| HDMI差分对间 | 组间等长 | ±50~100mil |
| 高速并行总线 | 组内等长 | 视速率而定 |

### 2.2 等长调节实现（嘉立创EDA）

1. 创建 `等长网络组`：将需等长的网络加入
2. 分配 `基准网络`：通常选最长的一条为基准
3. 设置 `网络长度公差`（在网络规则 > 网络长度公差中）
4. 执行等长调节：选中目标走线 → `Shift+A` → 向空闲区域拖动 → 自动添加蛇形走线
5. `Tab` 设置蛇形参数：
   - 目标长度 / 偏差
   - 拐角样式（圆弧/45°）
   - 幅度和间距（间距 ≥ 3倍线宽，减少串扰）
   - 走线约束（仅当前层 / 允许换层）

### 2.3 焊盘对组（分支网络）

当同一网络有分支（如芯片→排针→按键），只需关注其中一段时：
- 在 `焊盘对组管理器` 中创建焊盘对
- 指定起始焊盘和结束焊盘
- 左侧面板仅显示该段长度，排除分支干扰

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## 三、阻抗控制

### 3.1 常见阻抗类型

| 类型 | 阻抗值 | 典型应用 |
|------|--------|---------|
| 单端 50Ω | 50Ω | 射频、天线馈线、一般高频信号 |
| 差分 90Ω | 90Ω | USB 2.0/3.0 |
| 差分 100Ω | 100Ω | HDMI、LVDS、Ethernet |
| 差分 120Ω | 120Ω | CAN总线（部分） |

### 3.2 影响阻抗的因素

- **线宽**：越宽阻抗越低
- **介质厚度**（到参考平面的距离）：越厚阻抗越高
- **铜箔厚度**：越厚阻抗越低（影响较小）
- **介电常数（Dk）**：FR4约4.2~4.5，高频板材更低
- **阻焊**：有阻焊时阻抗略降（约2~5Ω）

### 3.3 嘉立创EDA阻抗计算

嘉立创EDA内置阻抗计算器，输入层叠参数和线宽即可得到阻抗值。
- 更准确的方式：使用嘉立创官方阻抗计算工具或咨询板厂
- 不同板厂的介电常数和层叠参数不同，最终阻抗需与板厂确认

### 3.4 阻抗匹配注意事项

1. **参考平面必须连续**：阻抗信号走线下方不能跨越参考平面的分割
2. **换层时补偿**：换到不同层时线宽需调整（介质厚度变化）
3. **过孔影响**：高速信号过孔会引入阻抗不连续，via stub需处理
4. **终端匹配**：
   - 源端串联匹配（靠近驱动端串一个电阻，阻值 = Z0 - 驱动输出阻抗）
   - 终端并联匹配（靠近接收端并一个电阻到地或到VTT）
   - 差分终端匹配（差分对接收端并一个100Ω电阻）

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## 四、叠层与阻抗设计配合

### 4.1 常用4层板叠层（1.6mm板厚）

嘉立创标准4层板叠层（示例，以板厂实际为准）：

```
层1 (TOP) : 铜箔 1oz (35μm)
---  PP 2116 (约0.12mm) ---
层2 (GND) : 铜箔 0.5oz (18μm)
---  芯板 1.2mm ---
层3 (VCC) : 铜箔 0.5oz (18μm)
---  PP 2116 (约0.12mm) ---
层4 (BOT) : 铜箔 1oz (35μm)
```

- TOP到GND距离约0.12mm → 50Ω单端线宽 ≈ 8~10mil（FR4）
- BOT到VCC距离约0.12mm → 同上

### 4.2 层叠设计原则

1. **信号层紧邻参考平面**：每个信号层要有一个相邻的完整地/电源平面
2. **电源平面与地平面紧耦合**：电源和地对板间电容可改善高频去耦
3. **关键高速信号走TOP层**：表层走线延迟更低，过孔更少
4. **非对称层叠需谨慎**：不对称层叠会导致板弯板翘

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## 五、高速信号布线实践要点

### 5.1 通用原则

1. **走线尽量短直**：每增加1mm走线增加约5~7ps延迟
2. **减少过孔**：每个过孔引入约0.5~1pF寄生电容和阻抗不连续
3. **避免短截线（stub）**：分支走线产生反射，高速信号必须避免
4. **远离板边**：高速走线距板边 ≥ 5倍线宽
5. **3W规则**：相邻高速走线中心间距 ≥ 3倍线宽（减少串扰）

### 5.2 换层处理

- 信号换层时要在过孔附近放一个GND过孔（回流路径）
- GND过孔距离信号过孔 ≤ 1mm
- 差分对换层：两根信号过孔 + 至少一个GND过孔

### 5.3 串扰控制

- 平行走线长度尽量短
- 使用3W间距规则
- 关键信号用GND走线隔离（两侧各走一条GND线 + 过孔）
- 不同层的走线尽量正交走线

### 5.4 时序补偿

- 蛇形走线幅度不宜过大（≤ 3倍线宽为宜）
- 蛇形走线间距 ≥ 3倍线宽
- 优先在信号源端做等长调整

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## 六、DCDC电源布局（高速板特需）

高速板对电源纹波和EMI敏感，DCDC布局尤为重要：

1. **输入电容**必须紧靠芯片Vin和GND引脚（<2mm），否则走线寄生电感引起输入电压尖峰
2. **SW节点**（开关节点）面积尽量小——这是最大的EMI辐射源
3. **功率回路面积最小化**：Vin→上管→电感→输出电容→地→下管→Vin形成的回路
4. **FB反馈走线**远离SW节点和电感，用细线直接连到输出电容后端
5. **地平面**在DCDC区域保持完整
6. **电感下方**：同步Buck电感下方不宜铺铜（避免涡流损耗）；可铺GND但留足够间距

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## 七、晶振电路EMC处理（Via Fence屏蔽技术）[来源: Expert电子实验室强化篇51核心板]

### 7.1 晶振屏蔽三步法

1. **Via Fence（屏蔽过孔环）**：在晶振电路外围打一圈GND过孔（外径24mil/内径12mil），形成电磁屏蔽围栏
2. **粗线串联**：用20mil粗GND线将所有屏蔽过孔串联，增强屏蔽连续性
3. **禁止铺铜区**：放置禁止铺铜区（多层禁止区域），防止铺铜铺到晶振电路上

### 7.2 禁铺区内外处理

- 禁止区域内侧：用GND过孔包围
- 禁止区域外侧：与外部铺铜形成清晰分界线
- 晶振下方：顶层和底层均禁止铺铜

### 7.3 晶振差分对布线要点

- 晶振两路信号线定义为差分对（Alt+D），软件自动检查等长
- 布局上保持轴对称 -> 自动实现等长
- 长度差控制在10mil以内（绿色提示为合格）
- 走线先经过负载电容再进入晶振

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## 八、高速板DRC规则建议

| 检查项 | 推荐设置 |
|--------|---------|
| 间距（高速信号） | ≥ 3倍线宽 |
| 间距（高速信号到其他） | ≥ 12mil |
| 差分对对内间距 | 恒定值（如6mil） |
| 差分对内长度公差 | < 5mil |
| 等长网络组公差 | 按规范设定 |
| 过孔至高速走线 | ≥ 15mil |
| 高速走线到板边 | ≥ 20mil |
