# PCB 设计规范手册

> 基于 JLC嘉立创工艺能力 + IPC-2221 + 业界最佳实践整理。
> 本文档是 easyeda-agent 自动化流程的规则基准，Skill 执行时参照此文档做 DRC / check 门禁。

**本手册与代码的关系**：数值门禁的**运行时正本在 Go 代码**——`internal/app/pcb_rules.go`
（defaultPcbRules 兜底规则）、`internal/app/pcb_netclass.go`（net-class 线宽阶梯）、
`internal/app/pcb_check*.go`（各条 check 规则）；JLC 官网采集凭证是
`references/fab-rules-jlcpcb.json`。本手册是**人读依据**，也是 `pcb check` 报错里
`[规范 §N …]` 引用的跳转目标。改本手册不会改变 daemon 行为；两者冲突时以
**代码 + JLC 官网**为准，并回改本手册对齐。

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## 目录

1. [线宽与间距](#1-线宽与间距)
2. [过孔设计](#2-过孔设计)
3. [布局原则](#3-布局原则)
4. [走线规范](#4-走线规范)
5. [铺铜规范](#5-铺铜规范)
6. [电源与地](#6-电源与地)
7. [差分对与高速信号](#7-差分对与高速信号)
8. [过孔用法进阶](#8-过孔用法进阶)
9. [Mark 点设计](#9-mark-点设计)
10. [工艺边与拼板](#10-工艺边与拼板)
11. [丝印规范](#11-丝印规范)
12. [叠层设计](#12-叠层设计)
13. [DRC 检查清单](#13-drc-检查清单)

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## 1 线宽与间距

### 1.1 JLC 工艺极限（不要拿极限当默认）

| 铜厚 | 最小线宽 | 最小间距 |
|------|---------|---------|
| 1oz (35μm) | 0.10mm (4mil) | 0.10mm (4mil) |
| 2oz | 0.16mm | 0.16mm |
| 2.5oz | 0.20mm | 0.20mm |
| 3.5oz | 0.25mm | 0.25mm |
| 4.5oz | 0.30mm | 0.30mm |

线宽公差 **±20%**，设计时留余量。

### 1.2 推荐设计值（easyeda-agent net-class 默认）

| 网络角色 | 推荐线宽 | 说明 |
|---------|---------|------|
| 信号（signal） | 0.15mm (≈6mil) | 普通数字信号；实现中取板载 live 规则默认值（不做公制圆整——用户自己的设定只报告、不改写） |
| 分支电源（branch） | 0.25mm (≈9.84mil) | 器件到去耦电容段 |
| 主干电源（trunk） | 0.4mm (≈15.75mil) | 电源轨主干 |
| 大电流（high-current） | 0.5mm (≈19.69mil) | >500mA 的走线 |
| GND | 同 high-current 0.5mm | 若必须走线；首选铺铜/平面替代（power-not-poured 门禁） |

> 线宽公制圆整原则：用 **0.05mm 步进**（0.15/0.2/0.25/0.3/0.4/0.5…），不用 mil 碎值如 0.127mm 或 10mil=0.254mm。`pcb net-classes` 阶梯的电源各档即按本表落地（`pcb_netclass.go`），旧 10/15/20mil 碎值阶梯已废弃；width-under-spec 有 1mil 容差，按旧 10/15/20mil 布的存量板不会被追溯 WARN。

### 1.3 电流承载估算

| 线宽 (1oz) | 安全电流（外层） | 安全电流（内层） |
|-----------|--------------|--------------|
| 0.15mm | ~0.5A | ~0.3A |
| 0.25mm | ~0.9A | ~0.5A |
| 0.5mm | ~1.5A | ~0.8A |
| 1.0mm | ~2.5A | ~1.5A |
| 2.0mm | ~4.0A | ~2.5A |

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## 2 过孔设计

### 2.1 JLC 工艺极限

| 参数 | 最小值 | 推荐值 |
|------|-------|-------|
| 过孔孔径 | 0.15mm | 0.3mm |
| 过孔盘径 | 0.25mm | 0.5mm |
| 焊环宽度 | 0.20mm | 0.25mm |
| 孔位公差 | ±0.05mm | — |
| 孔径公差 | +0.13/-0.08mm | — |

### 2.2 按用途分类

| 类型 | 孔径 | 盘径 | 用途 |
|------|-----|-----|------|
| 信号过孔 | 0.3mm | 0.5mm | 普通信号换层 |
| 电源过孔 | 0.4mm | 0.7mm | 电源网络 |
| 地缝合孔 | 0.3mm | 0.5mm | GND 平面连通，间距 ≤2mm |
| 散热过孔 | 0.3mm | 0.5mm | 热焊盘下阵列，间距 1mm |
| 安装孔 | 3.2mm | 无铜（or 6mm） | M3 螺丝，边缘无铜区≥1mm |

### 2.3 过孔使用原则

- **高速信号换层必须就近打地孔**（回流路径连续）
- 差分对换层：两个信号孔 + 两个地孔紧邻
- **禁止过孔打在焊盘上**（via-on-pad），除非设计为 filled via
- BGA 扇出：优先 dog-bone 布局，实在不够空间才考虑 via-in-pad（需填孔盖铜工艺）

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## 3 布局原则

### 3.1 优先级顺序（easyeda-agent place-constrained 分档）

```
T1 安装孔 → T2 板边接口(USB/电源/天线) → T3 主芯片 → T4 卫星/配套器件
```

1. **安装孔先放**，确定板框约束
2. **边缘接口次之**：USB/Type-C/电源连接器/天线突出板边或靠边，方向朝外
3. **主芯片居中偏上**，留出下方走线空间
4. **去耦电容紧贴 IC 电源引脚**，≤2mm

### 3.2 热设计

- 发热器件（LDO、功率 MOS、大电流 IC）靠板边或有散热孔阵列
- 热焊盘下打散热过孔阵列（0.3mm 孔径，间距 1mm）
- 高温器件与电解电容保持 ≥5mm 间距

### 3.3 模拟 / 数字分区

- 模拟地与数字地**单点汇合**（星形接地）
- ADC/DAC 器件紧靠模拟区，远离时钟/开关电源
- 晶振就近芯片，底部禁止走信号线

### 3.4 元件间距

| 场景 | 最小间距 |
|------|---------|
| SMD 与 SMD | 0.2mm |
| SMD 与通孔 | 0.5mm |
| 器件与板边 | 0.5mm（推荐 1mm） |
| 器件与 V-Cut 线 | 1.5mm |
| 天线区域（RF） | 净空区无铜无器件 |

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## 4 走线规范

### 4.1 转角

- **禁止 90° 直角走线**（阻抗突变 + 制造腐蚀坑）
- 推荐 **45° 折线** 或 **圆弧**（easyeda-agent `pcb beautify` 自动圆化）
- 圆弧半径 ≥ 线宽的 3 倍

### 4.2 走线层规则（4层板默认）

| 层 | 用途 | 走线方向 |
|----|------|---------|
| Top | 水平为主 | 横向 |
| Inner1 (GND PLANE) | 地平面，不走信号 | — |
| Inner2 (PWR PLANE) | 电源平面，不走信号 | — |
| Bottom | 垂直为主 | 纵向 |

相邻层走线方向正交，减少串扰。

### 4.3 回流路径

- 每条高速信号线下方需有完整的参考平面
- 换层时就近打地孔，保证回流路径连续
- **禁止在地平面上走信号线切割地平面**

### 4.4 等长规则

| 场景 | 等长要求 |
|------|---------|
| DDR 数据总线 | 组内等长 ±25mil |
| USB DP/DM 差分对 | 对内等长 ±5mil |
| 以太网差分对 | 对内等长 ±5mil |
| 时钟分配 | 全局等长 ±50mil |

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## 5 铺铜规范

### 5.1 铺铜参数

| 参数 | 推荐值 |
|------|-------|
| 铜皮到走线间距（Clearance） | 0.3mm (12mil) |
| 铜皮到板边间距 | 0.5mm |
| 最小铜皮面积 | 1mm² |
| 去孤岛 | 开启（面积阈值 1mm²） |

### 5.2 铺铜策略

- **2层板**：Top 铺 GND，Bottom 铺 GND（或电源），`pcb power-pour` 命令
- **4层板**：Inner1=GND PLANE，Inner2=PWR PLANE，Top/Bottom 信号层局部铺铜补强
- 铺铜网络优先 GND，电源轨用局部 pour（避免异网短路）
- **动态铺铜（pour）优于静态填充（fill）**，防止设计变更后孤岛

### 5.3 铺铜禁忌

- 禁止在天线/RF 模块下方铺铜（各层均需 keepout）
- 禁止铺铜穿越晶振底部
- 差分对之间不铺铜（保持阻抗一致性）

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## 6 电源与地

### 6.1 电源树设计

```
外部输入 → 防反接(P-MOS/肖特基) → 主 LDO/DC-DC → 各子系统
```

- 每个电源域加 **去耦电容**：大电容（10–100μF）在入口，小电容（100nF）紧贴每个 IC
- 去耦电容优先级：先放 100nF 贴片电容，再放 10μF

### 6.2 地设计策略

| 板型 | 地策略 |
|------|-------|
| 简单 2层单域 | 单 GND 铺铜平面 |
| 2层多域（模拟+数字） | 分区铺铜 + 单点桥接 |
| 4层板 | Inner1 = 完整 GND PLANE，单点汇合 |

- **禁止地分割成孤岛**（检查 DRC No-Connection）
- 地缝合过孔间距 ≤ 最高频率波长的 1/20（USB/高速信号旁 ≤2mm）

### 6.3 电源线宽快速查表

| 电流 | 推荐线宽（1oz，外层） |
|------|-------------------|
| <100mA | 0.15mm |
| 100–500mA | 0.25mm |
| 500mA–1A | 0.5mm |
| 1–2A | 1.0mm |
| 2–5A | 2.0mm |
| >5A | 铺铜平面或多并联过孔 |

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## 7 差分对与高速信号

### 7.1 差分对规则

- 线宽/间距决定阻抗：USB 2.0 差分对通常 **0.1mm 线宽 / 0.1mm 间距** = 90Ω（具体值需阻抗计算）
- 对内等长 ±5mil，全程紧耦合（不分离）
- 过孔成对使用，旁边打地孔
- 禁止在差分对中间放置过孔或走其他信号

### 7.2 USB 走线规范

- DP/DM 差分对等长，靠近处理，远离时钟
- ESD 器件就近连接，走线尽量短（≤5mm）
- USB 5V 走线独立，不与差分对交叉
- Type-C：A6/B6 + A7/B7 tie 双取向（见 `concepts.md` §usb-c-topology）

### 7.3 SPI / I2C 时钟规范

- SPI CLK 就近终端电阻（33Ω 串联）
- I2C 上拉电阻靠近主控端
- 长走线（>5cm）加终端匹配

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## 8 过孔用法进阶

### 8.1 背钻（Backdrill）

JLC 支持背钻，用于高速背板减少 stub，普通项目不需要。

### 8.2 盲埋孔

JLC 支持，需额外报价，普通 4 层项目用通孔足够。

### 8.3 过孔阵列（电源/散热）

- 电源过孔：每 500mA 打一个 0.3mm 过孔
- 散热过孔阵列：0.3mm 孔径，1mm 间距，规则排列在热焊盘下

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## 9 Mark 点设计

### 9.1 必要性

SMT 贴片必须有 Mark 点（Fiducial Mark），用于贴片机视觉对位。

### 9.2 规格

| 参数 | 要求 |
|------|------|
| 形状 | 实心圆形铜箔 |
| 直径 | 1.0mm（推荐） |
| 空旷区（无阻焊） | Mark 点圆心外 1mm 圆形净空 |
| 净空区 | 无铜皮、无丝印 |
| 数量 | 每面 ≥ 3 个（不共线） |
| 位置 | 板角（距边 ≥5mm），三角形布置 |

### 9.3 局部 Mark 点

QFP、BGA 等细间距 IC，焊盘附近需局部 Mark 点（Local Fiducial）：
- 对角 2 个，距 IC 边缘 1–2mm
- 同等规格（1mm 圆 + 1mm 净空）

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## 10 工艺边与拼板

### 10.1 工艺边（工艺翻边）

SMT 贴片时传送带夹持需要工艺边：

| 参数 | 要求 |
|------|------|
| 宽度 | **5mm**（JLC SMT 标准） |
| 位置 | 长边两侧（传送方向垂直边） |
| 工具孔 | 2mm 非金属化孔，距边 ≥1.5mm |
| Mark 点 | 3 个（不共线），在工艺边上 |

### 10.2 拼板规则

| 分板方式 | 铜皮到切割线 | 适用场景 |
|---------|-----------|---------|
| V-Cut（邮票孔） | ≥0.4mm | 规则矩形板，批量生产 |
| 路由槽 | ≥0.2mm | 异形板，高精度分离 |
| 邮票孔（鼠咬） | — | 不规则形状 |

拼板建议：
- 单板数量：2–6 块/拼板
- 拼板尺寸：150–200mm 为佳（贴片机最优）
- V-Cut 槽角：25°
- 板间距（路由）：≥2mm，推荐 3mm

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## 11 丝印规范

### 11.1 JLC 工艺极限

| 参数 | 最小值 | 推荐值 |
|------|-------|-------|
| 线宽 | 0.15mm | 0.2mm |
| 字高 | 1.0mm (40mil) | 1.2mm |
| 字符间距 | 0.15mm | — |

### 11.2 设计原则

- 位号、极性标记、引脚 1 标记**必须清晰可辨**
- 丝印**不能压焊盘**（会影响焊接）
- 极性标记：电解电容标 `+`，二极管标 `A`（阳极）或三角形箭头
- 连接器：每 pin 标功能名（如 `3V3 / GND / TX / RX`）
- 双面贴片：底层丝印需镜像
- 靠板边的连接器丝印在板内侧

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## 12 叠层设计

### 12.1 2层板

```
Top (Signal + 铺铜GND)
Bottom (Signal + 铺铜GND/PWR)
```

适用：低速，简单电路，成本优先。

### 12.2 4层板（easyeda-agent 默认）

```
Top      — 信号 + 局部铺铜
Inner1   — GND PLANE（完整，不走信号）
Inner2   — PWR PLANE（电源轨或 GND 次选）
Bottom   — 信号 + 局部铺铜
```

- Inner1 紧贴 Top（EMI 屏蔽效果最好）
- Inner2 可分割成多个电源域（GND / 3V3 / 5V 分区）

### 12.3 铜厚选择

| 场景 | 外层铜厚 | 内层铜厚 |
|------|---------|---------|
| 普通信号板 | 1oz | 0.5oz |
| 中等电流（≤3A） | 1oz | 1oz |
| 大电流（>3A） | 2oz | 1oz |

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## 13 DRC 检查清单

### 13.1 必过（FATAL，0 tolerance）

- [ ] 无短路（Short Circuit）
- [ ] 无断路（Open Net / No-Connection）
- [ ] 线宽 ≥ 0.10mm
- [ ] 间距 ≥ 0.10mm
- [ ] 过孔孔径 ≥ 0.15mm
- [ ] 天线 keepout 区域无铜（各层）
- [ ] 安装孔周边无铜（≥1mm）

### 13.2 必过（ERROR，非零退出）

- [ ] 元件无重叠（Overlap）
- [ ] 网络全连通
- [ ] SMT 板有 Mark 点（≥3，不共线）
- [ ] 丝印不压焊盘

### 13.3 推荐通过（WARN）

- [ ] 线宽按 net-class 规范（power-not-poured / width-under-spec）
- [ ] 电源网络已铺铜（power-not-poured = 0）
- [ ] 无 90° 走线转角
- [ ] 去耦电容紧贴 IC（≤2mm）
- [ ] 差分对等长误差 ≤5mil

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## 参考来源

- [JLC PCB 工艺能力](https://jlcpcb.com/capabilities/pcb-capabilities)
- [JLC SMT 设计指南](https://jlcpcb.com/help/article/smt-assembly-design-guidelines)
- IPC-2221B — Generic Standard on Printed Board Design
- IPC-7351B — Land Pattern Standard
- easyeda-agent [net-class 规范](../skills/easyeda-agent/references/conventions.md)
- easyeda-agent [设计流程](../skills/easyeda-agent/references/design-flow.md)
