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name: schematic-design
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  电子电路原理图的设计、计算与审查。仅在任务明确涉及具体电路、原理图、芯片引脚、外围器件值、网络连接、NC、电源与保护、原理图ERC/DRC或转PCB前网表/封装检查时使用。适用于从明确功能模块绘制原理图，也适用于检查已有原理图、截图、PDF或网表。产品级总体硬件架构使用hardware-architecture；PCB布局布线和Gerber使用pcb-layout；若原理图位于当前打开的嘉立创EDA工程，本Skill继续负责电路判断，并使用easyeda-project的live-operation模式读取或获准修改，quality-gates模式只负责只读证据。不要因笼统的“设计”“检查”“元器件选型”触发。
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# 原理图设计与审查

负责电路级正确性、可计算性、网表连接和可读性。它不负责产品总体架构、PCB Layout，也不直接控制嘉立创EDA。

## 路由与权限

- 尚未形成模块、电源树和接口合同：先用 `hardware-architecture`。
- 需要操作当前打开的嘉立创EDA原理图：同时使用 `easyeda-project` 的 live-operation 模式。
- 需要只读学习、工程审计或最终验收：同时使用 `easyeda-project` 的 quality-gates 模式。
- 原理图已闭环并进入布局、布线、叠层、铺铜或DFM：转 `pcb-layout`。
- “审查、学习、读取、解释”均为只读；只有用户明确要求修改目标工程时才允许变更。

## 模式

- **设计模式**：用户给出明确电路功能，需要完成计算、器件选型和原理图设计。
- **审查模式**：用户提供已有原理图、网表、截图或工程，需要识别问题和证据，不自行修改。

若同一请求同时包含设计和审查，先冻结现有连接作为基线，再设计新增或修改部分。

## Step 1：冻结目标和设计合同

记录具体电路模块、输入/输出、电源、负载、性能指标、接口、环境、成本、封装和安全约束。已有工程还要记录准确项目、图页、版本、文档类型和允许动作。

从上游方案恢复：

- 电源树和各轨电压/电流/时序。
- 模块边界、外部接口和信号方向。
- 主控资源、引脚复用、启动/复位/调试路径。
- 机械或连接器 Pin 顺序中会反向约束原理图的部分。

**完成标准：**每个模块都有明确输入、输出、电源和验收指标；审查对象与修改权限无歧义；缺失信息被标为假设或待确认项。

## Step 2：建立权威证据

对每个关键器件使用准确制造商、完整料号和封装对应的资料，至少核对：

1. 最新数据手册、硬件设计指南、典型应用和布局章节。
2. 当前勘误表及适用 silicon revision。
3. 引脚表、绝对最大额定值、推荐工作条件和电气特性。
4. 外围参数公式、允许范围、启动/关断逻辑和默认状态。
5. 封装机械图、Pin 1、裸露焊盘和多电源脚要求。

资料冲突时保留版本、适用范围和术语层级，不自行拼成一个“修正值”。价格、库存、生命周期和标准等易变信息需联网核验。

**完成标准：**关键连接和值均能追溯到主数据源或明确计算；不存在用相似型号、参考板截图或记忆替代精确资料的结论。

## Step 3：完成电路计算和器件精确选型

按模块逐一计算和验证：

- 电源：输入范围、输出电流、效率、纹波、瞬态、热、软启动、时序和保护。
- 模拟：量程、偏置、增益、带宽、压摆率、噪声、失调、共模和输出摆幅。
- 数字接口：电平、方向、上下拉、端接、速率、扇出、默认状态和总线争用。
- 驱动：耐压、电流、SOA、栅极/基极驱动、浪涌、堵转、续流和失效状态。
- 时钟/复位/启动：晶体负载、启动时间、采样时刻、RC或复位控制器及勘误限制。
- 保护：反接、短路、过流、过压、ESD/浪涌、隔离和反向供电。

公式写明变量、单位、来源、最坏条件和余量；器件值不得只因“常用”而确定。

**完成标准：**所有关键数值满足指标和推荐工作条件，裕量可量化，热和故障工况已覆盖，候选封装可采购且与功耗/装配匹配。

## Step 4：绘制或读取网表连接

按功能模块组织图页，保持信号主要从左到右、电源从上到下。优先使用短而清晰的导线和统一网络名，避免跨模块长线、无意义折返、导线穿过器件或文字、符号与导线重叠。

连接规则：

- 每根导线必须真正落在电气引脚或节点上，不能把视觉接触当成连接。
- 交叉导线只有设计上确实相连时才放连接点；不相连的交叉要有清晰间隔或改用标签。
- 电源和GND符号方向正确、短支线连接、文字无遮挡；电源输入来源用 `VIN`/`BAT`/`VCC`，稳压后的明确电压使用统一的 `5V`、`3V3` 等命名。
- 相同网络名只表达同一电气网络；跨页端口、总线和差分对命名一致。
- 总线只用于一组真实、连续且可展开的网络；在当前 EasyEDA Pro 中使用
  `NAME[0:7]` 形式。每个分支名称和连接仍须由读回网表确认，不能把总线的
  视觉短接符当作电气证据。
- 全局编辑前冻结筛选条件、预计对象数和基线属性；修改后逐项读回实际受影响
  的元件属性及 pin→net，范围不符时停止并分类，不继续批量修改。
- 自建符号或封装仅用于已验证库器件不能满足需求的情况；在转 PCB 前核对
  符号 Pin、封装 Pad、极性/Pin 1、完整料号与可选 3D 模型的一致性。
- 真正未使用的引脚明确标 NC；保留测试、配置或可选功能的引脚不能误标 NC。
- 模块标题描述实际功能，例如“PWM信号缓冲”，不使用含糊或错误名称。
- 位号、参数、极性、Pin 1、DNP/NM、可调范围和关键计算结果清晰可读。

**完成标准：**逐引脚得到唯一的 pin→net/NC 结果；模块边界和网络名清晰；没有遮挡、重叠、歧义连接或未解释的跨页网络。

## Step 5：执行电气审查

逐模块检查：

- 所有电源脚、地脚、裸露焊盘和参考脚的连接与电压域。
- 每个IC电源脚附近的去耦和完整的 pin→cap→GND 高频回路；储能电容与负载阶跃相匹配。
- 上电时序、EN/PG、复位、BOOT/strap、下载和救援路径。
- UART/SPI/I2C/USB/CAN/RS485等接口的方向、电平、上拉、端接、收发器和保护。
- 模拟参考、偏置、输入保护、滤波以及数字噪声耦合路径。
- 多输出争用、悬空输入、错误电源名、网络桥接、反馈极性和故障状态。
- 符号 Pin 与封装 Pad 的逐脚映射，以及连接器实际视角和顺序。

不要把自动检查结果直接当结论。将每项发现分类为：已确认问题、设计特例、检查器局限或待复核。

**完成标准：**不存在未解释短路、开路、错误电压域或引脚映射；每个未连接点都有意图；所有发现有证据和处置结论。

## Step 6：关闭原理图门

在可用条件下执行 ERC/DRC、网表/连接检查、封装关联检查和视觉检查。实时 EasyEDA 工程使用 `easyeda-project` 的 live-operation 模式读取权威连接数据，并用其 quality-gates 模式完成证据闭环。

若任务要求仿真，建立独立仿真图页，确认当前版本、引擎与模型兼容，明确仿真
电源、地、激励和测量点。仿真结果只覆盖已建模型与工况，不能代替精确器件资料、
原理图审查、PCB 验证或实物上电测试。

最终输出：

1. 目标、版本、图页和只读/修改状态。
2. 关键计算与数据手册依据。
3. 严重问题、一般问题、优化建议及位置。
4. ERC/DRC/网表发现的分类结果。
5. 未决项、实测需求和转PCB条件。

**完成标准：**电气与可读性检查均有结果；问题定位到器件/引脚/网络；转PCB所需封装和网表一致；完成声明不超过现有证据。

## 按需参考

只读取当前任务需要的文件：

- 精确器件参数与降额：`references/component-selection.md`
- 常见电路拓扑候选：`references/classic-circuits.md`
- 数据手册与证据方法：`references/datasheet-methodology.md`

这些资料用于生成检查项和候选，不替代准确料号的最新原厂资料。`references/pcb-layout-guidelines.md` 不在本 Skill 中加载；PCB问题统一交给 `pcb-layout`，工程证据由 `easyeda-project` 的 quality-gates 模式提供。

## GitHub v1.1.1 原理图融合规则

本 Skill 保留原有计算、逐引脚审查和只读边界，并吸收上游 v1.1.1 的可执行原理图实现细节。完整操作命令和长篇证据放在 easyeda-project/references/live/references/，按需读取：

- schematic.md：库优先、块优先、pin-aware autoconnect、三层布局体系、逐页 gate 和数据读回。
- schematic-layout-conventions.md：坐标、分区、模块间距、短桩/直角线、命名、去耦、朝向、位号和分页说明。
- design-flow.md：S0–S6 原理图阶段门、交互档位、保存检查点、未知状态和转 PCB 的硬顺序。
- auto-layout-sop.md：新页与已布线页的不同整理路径；禁止对成品页盲跑模板或官方全页自动布局。
- standard-blocks-contributing.md：标准外围块的复用、缺口和缺陷记录方式。
- practical-schematic-workflows.md：仅在当前 EasyEDA Pro 的图页、库关联、总线、
  仿真或原理图→PCB 更新操作中读取；位于
  `../easyeda-project/references/live/references/`；其中保留可执行的经典菜单/鼠标路径，
  界面不一致时先视觉核对等价命令，不替代上述电气判断。

执行时新增以下硬约束：

1. 库/块优先：手工绘制外围前先查 easyeda blocks ls/show/search；命中后只重绑已验证块的端口。查不到只能生成待确认的 block-gap，不可凭记忆扩展成标准电路。
2. 先图纸、再分页/分区、再器件、再连线：无明确 sheet 立即停；多模块工程按功能分页，页面内画 zone 并补 1–3 行模块说明，不能用截图上的视觉分组代替结构化分区。
3. 连接是真值，不是视觉接触：每根导线必须真正落在 pin/节点；netflag/netport 必须由非零长度真实 wire 接入；多脚电源/地按 pin 逐一确认；真正未使用脚才标 NC。
4. 自动连接必须可解释且可回读：先 preview/inspect，保留 pin→net 计划；候选有硬拒绝时停止；重复执行应幂等；状态未知时不盲目重试，先重新读取并判断是否已经落地。
5. 布局整理不能破坏语义：先保存基线，再按 sheet→zone→group 调整；移动后读回几何、pin 和线段，确认连接仍然成立，再保存和进入下一阶段。
6. 质量结论分级：check、netlist、ERC/DRC、gate 和视觉检查分别记录；unknown/skipped 是未测或数据不足，不是通过；完成声明不得超出当前证据。
